About:
Semiconductor Design & FPGA Design - High Speed DRAM Design, High Speed IO Design, Analog Circuit/Layout FPGA Design
Education:
87.03~1992.07 경북대학교 전자공학과 석사
83.03~1987.02 경북대학교 전자공학과 학사
Experience:
22.07 ~ 가천대 반도체설계학과 부교수
92.08~2022.06 Samsung Electronis Co., Ltd DRAM design Group leader
Honors & Specialities:
2012.02 ISSCC(International Solid State Circuit Conference) A 1.2V 30nm 3.2Gb/s/pin 4Gb DDR4 SDRAM with Dual-Error Detection and PVT-Tolerant Data-Fetch Scheme, Feb. 2012, Byungchul Kim
2009.02 1.2V ISSCC(International Solid State Circuit Conference) 1.6Gb/s 6F24Gb DDR3 SDRAM with Hybrid-U/O Sense Amplifier and Segmented Sub-Array Architecture, Feb. 2009, Byung-ChulKim
2011.01 로컬 입출력 라인의 프리차지 방법 및 그 방법을 이용하는 반도체 메모리 장치 - US7872932(미국 특허)
2012.12 비트라인 디스털번스를 개선하는 반도체 메모리 장치 – US8339883(미국특허)
2012.11 레벨 검출기 및 이를 구비하는 전압 발생기 – US8058908(미국특허)
